RTL Design Engineer

Чем Вам предстоит заниматься:

• Разработка и функциональная верификация сложных функциональных модулей для ASIC на Verilog/System Verilog;
• Участие в создании системы регрессионного тестирования IP.

Что мы ожидаем от будущего члена команды:

• Опыт разработки и верификации RTL для ASIC от 3 лет;
• Отличное знание Verilog/System Verilog;
• Опыт использования RTL симулятора от 3 лет (any vendor);
• Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI);
• Владение скриптовыми языками (perl/python/tcl/shell scripting)
• Уверенный пользователь Linux;
• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы;
• Опыт работы с системами контроля версий.

Мы предлагаем новым сотрудникам пройти обучение на прикладном курсе по разработке RTL для ASIC

Дополнительно приветствуем:

• Знакомство с make и скриптовыми языками (perl/python/tcl/shell);
• Опыт программирования на C/asm;
• Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением;
• Опыт с системами Continuous Integration.

О нашем офисе:

• Красивый и удобный лофт-офис с высокими потолками на территории БЦ «Трехгорная мануфактура», 10-15 минут от метро «Краснопресненская»/«Улица 1905 года», г. Москва;
• Светлый и комфортный офис с открытой террасой в БЦ Riviera по адресу: проспект Победителей, 106, г. Минск.