RTL Design Intern

Syntacore – лидирующий разработчик процессорных технологий и ПО на базе открытого стандарта RISC-V с основными R&D офисами в России.

Наши клиенты и партнеры — значимые компании из США, Азии, Европы и России, создающие вычислительные платформы, системы обработки и хранения данных, персональные и «умные» устройства, включая высокопроизводительные многоядерные гетерогенные системы со сложной специализацией и расширениями системы команд, произведенные по нормам до 5нм.

Обязанности:

• Разработка сложных функциональных модулей для ASIC на Verilog;
• Разработка дизайна цифровых устройств в виде архитектурного и микроархитектурного описания;
• Разработка RTL-описания цифровых устройств на языке SystemVerilog;
• Участие в физической характеризации устройства: описание физических ограничений (SDC), доведение физических характеристик устройства до требуемых;
• Измерение и оптимизация производительности устройства, включая FPGA-прототипирование, взаимодействие с инженерами по разработке программного обеспечения;
• Поддержка интеграции разработанных устройств в конечные системы.
  

Требования:

• Вы обучаетесь на 3-4 курсе бакалавриата или в магистратуре;
• У вас есть возможность работать от 20 часов в неделю;
• Опыт разработки RTL для ASIC/FPGA;
• Хорошие знание Verilog/System Verilog;
• Знакомство с архитектурой современных процессоров (знание RISC-V будет преимуществом);
• Уверенный пользователь Linux;
• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы.

  Будем рады предложить вам:

• Конкурентную заработную плату;
• Оформление по ТК РФ, медицинскую страховку, оплачиваемый отпуск и больничный;
• Гибкий рабочий график, возможность удаленной работы;
• Программы обучения, развития сотрудников, возможность публикаций и поездок на конференции.