RTL Verification intern

Syntacore – лидирующий разработчик процессорных технологий и ПО на базе открытого стандарта RISC-V с основными R&D офисами в России.

Наши клиенты и партнеры — значимые компании из США, Азии, Европы и России, создающие вычислительные платформы, системы обработки и хранения данных, персональные и «умные» устройства, включая высокопроизводительные многоядерные гетерогенные системы со сложной специализацией и расширениями системы команд, произведенные по нормам до 5нм.

Чем предстоит заниматься:

• Функциональной и формальной верификацией RTL модулей;
• Участвовать в создании системы регрессионного тестирования RTL.

Что мы ожидаем от будущего члена команды:

• Вы обучаетесь на 3-4 курсе бакалавриата или в магистратуре;
• Опыт верификации и/или разработки RTL (в том числе учебный);
• Знакомство с Verilog/SystemVerilog;
• Владение скриптовыми языками (Python);
• Знакомство с архитектурой 1+ процессора;
• Знание Linux на уровне пользователя;
• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы.

Дополнительно приветствуем:

• Опыт программирования на ASM, С;
• Опыт с системами Continuous Integration;
• Знакомство с OVM/UVM;
• Знакомство с современными SoC интерфейсами (AXI, AHB, OCP);
• Знакомство с cocotb.

Будем рады предложить вам:

• Конкурентную заработную плату;
• Гибкий рабочий график, возможность удаленной работы;
• Программы обучения, развития сотрудников, возможность публикаций и поездок на конференции​​.