RTL designer

Syntacore – лидирующий разработчик процессорных технологий и ПО на базе открытого стандарта RISC-V с основными R&D офисами в России.

Наши клиенты и партнеры — значимые компании из США, Азии, Европы и России, создающие вычислительные платформы, системы обработки и хранения данных, персональные и «умные» устройства, включая высокопроизводительные многоядерные гетерогенные системы со сложной специализацией и расширениями системы команд, произведенные по нормам до 5нм.

Чем предстоит заниматься:

Разработкой и верификацией сложных функциональных модулей для ASIC на Verilog.

Рассматриваем кандидатов от Middle до Principal уровня.

Что мы ожидаем от будущего члена команды:

• Опыт разработки и верификации RTL для ASIC от 3 лет;
• Отличное знание Verilog/System Verilog;
• Опыт использования RTL симулятора от 3 лет (any vendor);
• Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI);
• Уверенный пользователь Linux;
• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы;;
• Опыт работы с системами контроля версий.

Дополнительно приветствуем:

• Знакомство с make и скриптовыми языками (perl/python/tcl/shell);
• Опыт программирования на C/asm;
• Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением;
• Знакомство с методами формальной верификации, SVA.

Будем рады предложить вам:

• Конкурентную заработную плату;
• Оформление по ТК РФ, медицинскую страховку, оплачиваемый отпуск и больничный;
• Гибкий рабочий график, возможность удаленной работы;
• Программы обучения, развития сотрудников, возможность публикаций и поездок на конференции.

Рассмотрим перспективных кандидатов, опыт которых не полностью соответствует требованиям.