Backend ASIC engineer

Чем предстоит заниматься:

• Участие в разработке SoC/ASIC/СБИС, проектирование цифровой топологии ИС от RTL до GDSII, от логического синтеза до sign-off.

Мы ожидаем от будущего члена команды:

• Опыт в разработке топологий ИС от 6 лет;
• Логический синтез: Рабочее знание программ синтеза (Synopsys Design Compiler или Cadence Genus), составление файлов временных ограничений SDC (включая multicycle, timing exceptions, CDC), скриптов автоматизации (TCL) и т.д. Знание синтезируемого подмножества языков HDL Verilog/SystemVerilog, достаточное для работы с разработчиками RTL;
• DFT: Scan insertion, ATPG, PMBIST;
• Low Power: UPF/CPF, ICG;
• Layout: уверенный пользователь Cadence Innovus: floorplanning, clock tree synthesis, power grid synthesis, Low Power PG, Flip-Chip, IR drop, 1Ghz design;
• Verification and sign-off: STA (PrimeTime/Tempus), проверки DRC/LVS (Calibre/PVS), IR Drop, FEV (Formality /Conformal);
• Дополнительный плюс — опыт работы в проектах по технологиям 40/28 нм.