Старший инженер по разработке RTL (Digital signal processing accelerators)

Департамент разработки процессорных архитектур YADRO ведёт разработку процессорных IP ядер RISC-V для использования в составе серверных, сетевых продуктов, систем хранения данных, планшетов и других устройств.

Чем предстоит заниматься:

• Разработкой сложных функциональных модулей для ASIC на Verilog/SystemVerilog.

Мы ждем от будущего члена команды:

• Опыт разработки RTL от 3 лет;
• Знание Verilog/SystemVerilog;
• Опыт использования RTL симулятора от 3 лет (any vendor);
• Опыт использования Linux;
• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы;
• Опыт работы с системами контроля версий.

Дополнительно приветствуем:

• Опыт разработки блоков помехоустойчивого кодирования;
• Знание стандартов LTE/5G L1;
• Опыт разработки и имплементации алгоритмов ЦОС;
• Знакомство с методами верификации;
• Опыт использования Python или MATLAB/Simulink.