RTL Designer (ASIC)

Чем предстоит заниматься:

• Разработка и интеграция сложных функциональных модулей для ASIC;
• Подготовка необходимых вспомогательных блоков, таких как AXI Data Width Converter, AXI CDC bridge, APB CDC Bridge;
• Подготовка перечня необходимых блоков памятей, их генерация и разработка wrappers для них;
• Анализ и подготовка RTL блоков для вставки DFT структур, участие в DFT имплементации;
• Разработка и отладка файлов временных ограничений SDC для функциональных и тестовых DFT режимов;
• Анализ результатов синтеза, оптимизация критических путей и устранение найденных ошибок и предупреждений;
• Взаимодействие с командой верификации при разработке интеграционных или нагрузочных тестов и в процессе прототипирования;
• Отладка возникающих проблем при моделировании сопровождаемой подсистемы или модуля на всех этапах имплементации, начиная от RTL до GDSII-netlist;
• Изучение документации и сопровождающих скриптов, передача рекомендации команде Backend и архитектору проекта;
• Оценка требований к пропускной способности шины данных и памяти (также и latency) со стороны интегрируемых блоков;
• Участие в проработке новых архитектурных решений SoC, например network-on-chip (NoC);
• Написание документации.

Мы ожидаем от будущего члена команды:

• Опыт разработки RTL для ASIC от 3 лет;
• Отличное знание Verilog/System Verilog;
• Опыт использования RTL симулятора от 3 лет (любой вендор);
• Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI);
• Владение скриптовыми языками (perl/python/tcl/shell scripting);
• Уверенный пользователь Linux;
• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы;
• Опыт работы с системами контроля версий.

Дополнительно приветствуется:

• Знакомство с make и скриптовыми языками (perl/python/tcl/shell);
• Опыт программирования на C/asm;
• Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением;
• Опыт с системами Continuous Integration.